層次化SoC設計規(guī)劃方案
減少不必要的設計迭代以縮短SoC設計上市時間。
將整個芯片智能劃分為多個模塊或子系統(tǒng),每個子系統(tǒng)布局皆可獨立實現(xiàn),由此解決了SoC設計的復雜性問題。
在NavisPro中,芯片分區(qū)包括層次化的物理分區(qū)和每個子系統(tǒng)的布局,而子系統(tǒng)的端口布局是關鍵性約束條件之一,直接決定了全芯片繞線擁堵狀況。
準確評估子系統(tǒng)之間的總線互連時序對于時序收斂至關重要,而跨設計層次的接口net時序估算則是全芯片時序分析的一個非常有用的功能。
多層次設計規(guī)劃
RTL/Gate/Black box
設計
抽象管理
功能豐富、實用
方便解決實際工程問題
自動區(qū)塊引腳分配
總線互連規(guī)劃
高效RTL設計規(guī)劃
將數(shù)據(jù)輸入準備工作量降到最低
大幅減少設計迭代次數(shù)
縮短設計周期
大型復雜SoC設計
設計與約束探查
基于約束條件布局規(guī)劃
自動/手動引腳分配
布線擁塞估算
總線互連規(guī)劃
層次化布局規(guī)劃